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Symbol3用來產生TP3094要求的幀脈沖F0，提供移閏寄存器、鎖存器、噪聲抑制控制器所需的時序信號，并為延時器提供不同的時鐘信號；P0、P1用來選擇PCM幀32個時隙中的哪八個時隙用于本片作語音噪聲抑制處理；TSET[3..0]用來選擇CLK1、CLK2的分頻系數(shù)以調整噪聲抑制延時時間。這些輸入都可以通過外部數(shù)字信號進行設置和調節(jié)。
按以上方法對PCM信號進行的數(shù)字化噪聲抑制處理使語音信號產生一幀（125μs）的固定時延，但人耳的聽覺對這一時延是完全不能覺察的。
4 CPLD設計要點
CPLD器件選用Altera公司的EPF6016ATC100集成電路[3]，內含16000個等效門，1320個邏輯單元，采用100-Pin TQFP封裝。設計軟件使用MAX+PLUS II 10.0版本[4]，下面介紹設計要點。
4.1 Symbol1的設計
Symbol1實施噪聲抑制控制功能，首先通過偶數(shù)位取反將PCM碼轉換成便于作大小比較的碼型，再將D[6..0]與S[6..0]輸入的設定值進行噪聲抑制門限比較。比較結果從D端輸出到延時器，并從B端收延時信號。根據(jù)比較結果和延時狀態(tài)決定是將輸入的PCM信號原樣送往輸出，還是將代表無語音信號的“55H”碼送往輸出。
當接收到的PCM信號幅度超過設定的噪聲抑制閾值時，D變?yōu)椤?”，Counter2被清零，此時Counter1脫離清零狀態(tài)開始計數(shù)器。Counter1計至Q1為“1”后B端輸出電平從“1”轉為“0”，前延時結束，Symbol1的輸出從“55H”變?yōu)檗D發(fā)輸入的PCM碼。與此同時，B端的低電平將CLK1時鐘封住，只要Counter1不被清零，B始終為低。
當接收到的PCM信號幅度超過設定的噪聲抑制閾值時，D變?yōu)椤?”，Counter2被清零，此時Counter1脫離清零狀態(tài)開始計數(shù)器。Counter1計至Q1為“1”后B端輸出電平從“1”轉為“0”，前延時結束，Symbol1的輸出從“55H”變?yōu)檗D發(fā)輸入的PCM碼。與此同時，B端的低電平將CLK1時鐘封住，只要Counter1不被清零，B始終為低。
